I just released this on an older FPGA symbol thread, but thought I
should make a new thread as well, as I thought people would like to
know about a new pcb land pattern generator (see below).
Steve
Steve Morss wrote:
> I just released a tool for generating trage or djboxsym files from an
> Altera pin file. It's on my company website in a hidden directory
> (you have to know it's there already in order to find it),
> www.catalinacomputing.com/gEDA. To try it out, download the files (or
> the bin.zip file) and put the bin directory in your path. All the
> things to try out are in the bin/demos directory.
>
> There are 2 example scripts, fpga.tragegen and fpga.djboxsymgen for
> creating fpga symobols. The first creates .trage output files, and the
> 2nd creates .djboxsym files. To create symbols run tragegen on one of
> the two scripts and then run tragesym on the .trgage or djboxsym.pl on
> the ..djboxsum files. Use the tragesym in the bin directory
> (v0.0.8). As I mentioned, djboxsym.pl doesn't handle the sequence
> numbers properly (anyone have a version that works for BGAs?).
>
> Also, there's a script called pcblander. It's a flexible tool for
> generating pcb land patterns. There are some .lander files in the
> demos directory that can be run with pcblander to create footprints.
> If you are interested in using scripts to generate land patterns, type
> pcblander <lander file>. I tried to put in a variety of lander
> examples and a template.lander file so you can see all the things that
> can be done with pcblander. It's been very useful to me, I generate
> all my land patterns with it, and though I'm sure there are some bugs,
> it's pretty well tested.
>
>
> Steve
>
>
>
> Steve Morss wrote:
>> At last night's Freedog meeting, I presented a method I've been using
>> to generate schematic symbols from an FPGA pin file. I think it was
>> well received, so I'll try to explain it here. I've been using nn
>> Altera pin file and generating trage files. Every time I change pins
>> around on the FPGA (which happens to improve timing and layout
>> routability), I just run a Makefile. It runs the script to create
>> new trage files and then tragesym, and new symbols appear that
>> replace my old ones. They fit just like my old symbols into the
>> schematic, so I can run gnetlist and my pcb layout file can be updated.
>>
>> I'll list a script to show how the process works, but first a couple
>> of notes. There's a small (Perl) routine called load_altera_pinout()
>> that parses and loads an Altera pin file. It's straightforward to
>> write a similar routine called load_xilinx_pinout() for xilinx
>> users. There's another routine called write_djboxsym() that writes
>> out djboxsym files. It works, but for BGA's, djboxsym needs to be
>> updated, since it was written for numeric pins only (DJ and I talked
>> about this last night and he thought there might even be a xxboxsym
>> version out there that worked for BGA pins). For the design I've
>> been working on, I've been writing trage files using a routine called
>> write_trage(). It works for tragesym 0.8 (what I've been using).
>> The newer tragesym versions handle _'s differently, but the changes
>> are pretty easy to handle (I prefer the old tragesym, because, as far
>> as I can tell, it does bars over inverted pin names and the newer
>> versions do not). Here's a script showing how symbol generation works.
>>
>>
>>
>> # FPGA to djboxsym source file.
>>
>> # Symbols are for an Altera Cyclone II FPGA
>>
>>
>> #load in the FPGA pinout file
>> load_altera_pinout("fpga.pin")
>>
>> # load in headers (and footers)
>> load_header("fpga.djheader")
>>
>> # set a reference number
>> set_sym("refdes","U100")
>>
>> # ignore any uncessary pins
>> #ignore_pins({"GND+",*})
>>
>> #rename badly named pins
>> set_pinname("RESERVED_INPUT", {"RESERVED_INPUT",*})
>>
>> # better define poorly defined pins
>> # for loc, t=top, b=bottom, l=left, r=right)
>> set_pintype("in", {"GND+"})
>> set_pinloc("l", {"GND+"})
>> set_pintype("in", {"RESERVED_INPUT"})
>> set_pinloc("l", {"RESERVED_INPUT"})
>> set_pintype("in",{"nCE"})
>> set_pinloc("l",{"nCE"})
>> set_pintype("in", {"MSEL",*})
>> set_pinloc("l", {"MSEL",*})
>> set_pintype("out", {"CONF_DONE"})
>> set_pinloc("r", {"CONF_DONE"})
>> set_pintype("io",{"nCONFIG"})
>> set_pinloc("r",{"nCONFIG"})
>> set_pintype("io",{"nSTATUS"})
>> set_pinloc("r",{"nSTATUS"})
>> # serial prom interface
>> set_pintype("out", {"DCLK"})
>> set_pinloc("r", {"DCLK"})
>> set_pintype("out",{"~ASDO~"})
>> set_pinloc("r",{"~ASDO~"})
>> set_pintype("out",{"~nCSO~"})
>> set_pinloc("r",{"~nCSO~"})
>>
>>
>> # define the file prefix
>> define("prefix")
>> prefix = "fpga"
>>
>>
>> # and generate djboxsym files
>>
>> select_pins({"GND"}, {"GND", *, "PLL", *}, {"VCC",*} )
>> write_djboxsym("fpga_pwr", concat(prefix, "_pwr.djboxsym"))
>>
>>
>>
>> # ssram interface
>> select_pins({*, "ssram", *})
>> write_djboxsym("fpga_ssram", concat(prefix, "_ssram.djboxsym"))
>>
>> # ddr interface
>> select_pins({*, "ddr", *})
>> write_djboxsym("fpga_ddr", concat(prefix, "_ddr.djboxsym"))
>>
>> # FPGA configuration sections
>> select_pins({"MSEL",*},\ # mode
>> {"CONF_DONE"},{"nCONFIG"},{"nSTATUS"},\ # status and
>> control
>> {"nCE"},{*,"nCEO~",*},\ # chaining
>> {"DCLK"},{"DATA0"},{"~ASDO~"},{"~nCSO~"}) # serial PROM
>> write_djboxsym("fpga_config", concat(prefix, "_config.djboxsym"))
>>
>> select_pins({"altera_reserved",*})
>> write_djboxsym("fpga_jtag", concat(prefix, "_jtag.djboxsym"))
>>
>> select_pins({"RESERVED", *},{"GND+"},
>> {"GND*"},{"usb_data",?,?,?,?,"tick"} )
>> write_djboxsym("fpga_unused", concat(prefix, "_unused.djboxsym"))
>>
>>
>> # sweep up remaining pins
>> select_pins({*})
>> write_djboxsym("fpga_misc", concat(prefix, "_misc.djboxsym"))
>>
>>
>>
>> The header and Altera pinout files are attached. I've got a program
>> for running this script that works, but I thought I'd show the script
>> right away so people could see it. Before releasing the program, I
>> need to pretty up some of the headings, etc.
>>
>> Steve
>>
>>
>>
>>
>>
>>
>>
>> Stuart Brorson wrote:
>>> Actually, one thing I have dreamed about is incorporating a method
>>> into gnetlist to read a .ucf (Xilinx) or .pin (Altera) file to get
>>> pin-outs for a large FPGA. Then, you'd just stick a big box (or bunch
>>> of boxes) onto your schematic representing the device. The box would
>>> have a bunch of named pins, but no pin nos. You'd wire nets to the
>>> pins as usual. Then you'd stick somethign like a .include directive
>>> onto the same page. The .include directive would
>>> point to the .pin file, and be bound somehow to the big FPGA box
>>> (maybe by sharing refdes). Then, gnetlist would find the .include,
>>> open
>>> the corresponding .pin file, and use it to stick the device's pins
>>> into teh output netlist.
>>>
>>> This scheme makes design easy, but is bad for service, since the pins
>>> are not annotated onto teh schematic. It would require the service
>>> guy to have a set of schematics and printouts of the .pin files to
>>> work from. Maybe not such a big deal.....
>>>
>>> FWIW, Steve -- one of the Free Doggers here in Boston -- will talk
>>> about his FPGA flow at our gathering tonight. I anticipate he will
>>> have some interesting ideas about how to handle the pin issue.
>>>
>>> Stuart
>>>
>>>
>>> On Thu, 8 Mar 2007, Andy Peters wrote:
>>>
>>>> On Mar 8, 2007, at 9:35 AM, Christoph LECHNER wrote:
>>>>
>>>>> Hi!
>>>>>
>>>>> How do you keep your Xilinx CPLD design in sync w/
>>>>> your gschem symbol files?
>>>>>
>>>>> I mean, after you have drawn all your schematics and
>>>>> build up the essentials of your CPLD design (esp. the
>>>>> pins must exist :)), when doing the PCB artwork shuffling
>>>>> the CPLD pins can give a really improved PCB layout ...
>>>>>
>>>>> But the problem for me was to keep the symbol in sync
>>>>> w/ the Xilinx Fitter report, so to do the work auto-
>>>>> matically I hacked a Perl script (~6kB) last year,
>>>>> but before adding some required upgrades & improvements
>>>>> to the script I just wanted to ask how you do the sync
>>>>> job!
>>>>>
>>>>> For those not familiar with the Xilinx report files
>>>>> I added a example Xilinx pin-out report for a small
>>>>> Xilinx device (sorry for the attachment!)
>>>>> Files with this structure are converted to symbols.
>>>>
>>>> It might be easier to work backwards, from the schematic, and have
>>>> it back-annotate into the .ucf (user constraint file), which is the
>>>> file used by the Xilinx tools for pinouts (and timing specs, etc
>>>> etc). It gets even more complicated when schematic net names don't
>>>> match the CPLD design pin names, or when you connect the same
>>>> schematic net to two FPGA pins (like when doing external clock
>>>> feedback).
>>>>
>>>> This isn't really a problem for small CPLDs but it's a right royal
>>>> PITA with large FPGAs.
>>>>
>>>> -a
>>>>
>>>>
>>>> _______________________________________________
>>>> geda-user mailing list
>>>> geda-user at moria.seul.org
>>>> http://www.seul.org/cgi-bin/mailman/listinfo/geda-user
>>>
>>>
>>> _______________________________________________
>>> geda-user mailing list
>>> geda-user at moria.seul.org
>>> http://www.seul.org/cgi-bin/mailman/listinfo/geda-user
>>>
>>
>> ------------------------------------------------------------------------
>>
>> -- Copyright (C) 1991-2005 Altera Corporation
>> -- Your use of Altera Corporation's design tools, logic functions
>> -- and other software and tools, and its AMPP partner logic
>> -- functions, and any output files any of the foregoing
>> -- (including device programming or simulation files), and any
>> -- associated documentation or information are expressly subject
>> -- to the terms and conditions of the Altera Program License
>> -- Subscription Agreement, Altera MegaCore Function License
>> -- Agreement, or other applicable license agreement, including,
>> -- without limitation, that your use is for the sole purpose of
>> -- programming logic devices manufactured by Altera and sold by
>> -- Altera or its authorized distributors. Please refer to the
>> -- applicable agreement for further details.
>> -- -- This is a Quartus II output file. It is for reporting
>> purposes only, and is
>> -- not intended for use as a Quartus II input file. This file cannot
>> be used
>> -- to make Quartus II pin assignments - for instructions on how to
>> make pin
>> -- assignments, please see Quartus II help.
>> ---------------------------------------------------------------------------------
>>
>>
>>
>>
>> ---------------------------------------------------------------------------------
>>
>> -- NC : No Connect. This pin has no internal connection
>> to the device.
>> -- VCCINT : Dedicated power pin, which MUST be connected to
>> VCC (1.2V).
>> -- VCCIO : Dedicated power pin, which MUST be connected to VCC
>> -- of its bank.
>> -- Bank 1: 2.5V
>> -- Bank 2: 3.3V
>> -- Bank 3: 3.3V
>> -- Bank 4: 3.3V
>> -- Bank 5: 3.3V
>> -- Bank 6: 3.3V
>> -- Bank 7: 3.3V
>> -- Bank 8: 3.3V
>> -- GND : Dedicated ground pin. Dedicated GND pins MUST be
>> connected to GND.
>> -- It can also be used to report unused dedicated
>> pins. The connection
>> -- on the board for unused dedicated pins depends
>> on whether this will
>> -- be used in a future design. One example is
>> device migration. When
>> -- using device migration, refer to the device
>> pin-tables. If it is a
>> -- GND pin in the pin table or if it will not be
>> used in a future design
>> -- for another purpose the it MUST be connected
>> to GND. If it is an unused
>> -- dedicated pin, then it can be connected to a
>> valid signal on the board
>> -- (low, high, or toggling) if that signal is
>> required for a different
>> -- revision of the design.
>> -- GND+ : Unused input pin. It can also be used to report
>> unused dual-purpose pins.
>> -- This pin should be connected to GND. It may
>> also be connected to a
>> -- valid signal on the board (low, high, or
>> toggling) if that signal
>> -- is required for a different revision of the
>> design.
>> -- GND* : Unused I/O pin. This pin can either be left
>> unconnected or
>> -- connected to GND. Connecting this pin to GND
>> will improve the
>> -- device's immunity to noise.
>> -- RESERVED : Unused I/O pin, which MUST be left unconnected.
>> -- RESERVED_INPUT : Pin is tri-stated and should be connected to
>> the board.
>> ---------------------------------------------------------------------------------
>>
>>
>> Quartus II Version 5.0 Build 146 04/13/2005 SJ Full Version
>> CHIP "standard" ASSIGNED TO AN: EP2C35F672C6
>>
>> Pin Name/Usage : Location : Dir. : I/O Standard
>> : Voltage : I/O Bank : User Assignment
>> -------------------------------------------------------------------------------------------------------------
>>
>> GND : A2 : gnd :
>> : : : VCCIO3 :
>> A3 : power : : 3.3V : 3
>> : address_to_the_ext_ssram[14] : A4 : output :
>> LVTTL : : 3 : Y
>> address_to_the_ext_ssram[16] : A5 : output : LVTTL
>> : : 3 : Y address_to_the_ext_ssram[19] :
>> A6 : output : LVTTL : : 3 :
>> Y RESERVED_INPUT : A7 :
>> : : : 3 :
>> ext_flash_enet_bus_data[7] : A8 : bidir : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[13] :
>> A9 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[17] : A10 : bidir :
>> LVTTL : : 3 : Y
>> VCCIO3 : A11 : power :
>> : 3.3V : 3 : GND :
>> A12 : gnd : : :
>> : GND+ : A13 :
>> : : : 4 :
>> ext_flash_enet_bus_address[5] : A14 : output :
>> LVTTL : : 4 : Y
>> GND : A15 : gnd :
>> : : : VCCIO4 :
>> A16 : power : : 3.3V : 4
>> : ext_flash_enet_bus_address[18] : A17 : output
>> : LVTTL : : 4 : Y
>> RESERVED_INPUT : A18 : :
>> : : 4 : RESERVED_INPUT :
>> A19 : : : : 4
>> : RESERVED_INPUT : A20 :
>> : : : 4 :
>> RESERVED_INPUT : A21 : :
>> : : 4 : RESERVED_INPUT :
>> A22 : : : : 4
>> : RESERVED_INPUT : A23 :
>> : : : 4 :
>> VCCIO4 : A24 : power :
>> : 3.3V : 4 : GND :
>> A25 : gnd : : :
>> : ddr_dm[1] : AA1 : output :
>> SSTL-2 Class I : : 1 : Y
>> ddr_a[10] : AA2 : output : SSTL-2 Class I
>> : : 1 : Y RESERVED_INPUT :
>> AA3 : : : : 1
>> : RESERVED_INPUT : AA4 :
>> : : : 1 :
>> RESERVED_INPUT : AA5 : :
>> : : 1 : clk_to_sdram_n[0] :
>> AA6 : output : SSTL-2 Class I : : 1 :
>> Y clk_to_sdram[0] : AA7 : output :
>> SSTL-2 Class I : : 1 : Y
>> VCCA_PLL1 : AA8 : power :
>> : 1.2V : : RESERVED_INPUT :
>> AA9 : : : : 8
>> : in_port_to_the_button_pio[1] : AA10 : input :
>> LVTTL : : 8 : Y
>> out_port_from_the_led_pio[7] : AA11 : output : LVTTL
>> : : 8 : Y
>> out_port_from_the_seven_seg_pio[10] : AA12 : output :
>> LVTTL : : 8 : Y
>> RESERVED_INPUT : AA13 : :
>> : : 7 :
>> bidir_port_to_and_from_the_reconfig_request_pio : AA14 : bidir
>> : LVTTL : : 7 : Y
>> irq_from_the_lan91c111 : AA15 : input : LVTTL
>> : : 7 : Y RESERVED_INPUT :
>> AA16 : : : : 7
>> : RESERVED_INPUT : AA17 :
>> : : : 7 :
>> RESERVED_INPUT : AA18 : :
>> : : 7 : VCCA_PLL4 :
>> AA19 : power : : 1.2V :
>> : RESERVED_INPUT : AA20 :
>> : : : 7 :
>> GNDG_PLL4 : AA21 : gnd :
>> : : : VCCIO6 :
>> AA22 : power : : 3.3V : 6
>> : RESERVED_INPUT : AA23 :
>> : : : 6 :
>> RESERVED_INPUT : AA24 : :
>> : : 6 : RESERVED_INPUT :
>> AA25 : : : : 6
>> : RESERVED_INPUT : AA26 :
>> : : : 6 :
>> RESERVED_INPUT : AB1 : :
>> : : 1 : RESERVED_INPUT :
>> AB2 : : : : 1
>> : RESERVED_INPUT : AB3 :
>> : : : 1 :
>> RESERVED_INPUT : AB4 : :
>> : : 1 : VCCIO1 :
>> AB5 : power : : 2.5V : 1
>> : VCCIO8 : AB6 : power
>> : : 3.3V : 8 :
>> GND : AB7 : gnd :
>> : : : RESERVED_INPUT :
>> AB8 : : : : 8
>> : VCCIO8 : AB9 : power
>> : : 3.3V : 8 :
>> in_port_to_the_button_pio[2] : AB10 : input : LVTTL
>> : : 8 : Y GND :
>> AB11 : gnd : : :
>> : RESERVED_INPUT : AB12 :
>> : : : 8 :
>> VCCIO8 : AB13 : power :
>> : 3.3V : 8 : VCCIO7 :
>> AB14 : power : : 3.3V : 7
>> : rxd_to_the_uart1 : AB15 : input :
>> LVTTL : : 7 : Y
>> GND : AB16 : gnd :
>> : : : VCCIO7 :
>> AB17 : power : : 3.3V : 7
>> : RESERVED_INPUT : AB18 :
>> : : : 7 :
>> GND : AB19 : gnd :
>> : : : RESERVED_INPUT :
>> AB20 : : : : 7
>> : RESERVED_INPUT : AB21 :
>> : : : 7 :
>> VCCIO7 : AB22 : power :
>> : 3.3V : 7 : RESERVED_INPUT :
>> AB23 : : : : 6
>> : RESERVED_INPUT : AB24 :
>> : : : 6 :
>> RESERVED_INPUT : AB25 : :
>> : : 6 : RESERVED_INPUT :
>> AB26 : : : : 6
>> : RESERVED_INPUT : AC1 :
>> : : : 1 :
>> RESERVED_INPUT : AC2 : :
>> : : 1 : RESERVED_INPUT :
>> AC3 : : : : 1
>> : GND : AC4 : gnd
>> : : : :
>> RESERVED_INPUT : AC5 : :
>> : : 8 : RESERVED_INPUT :
>> AC6 : : : : 8
>> : RESERVED_INPUT : AC7 :
>> : : : 8 :
>> RESERVED_INPUT : AC8 : :
>> : : 8 : RESERVED_INPUT :
>> AC9 : : : : 8
>> : out_port_from_the_led_pio[0] : AC10 : output :
>> LVTTL : : 8 : Y
>> out_port_from_the_seven_seg_pio[7] : AC11 : output :
>> LVTTL : : 8 : Y
>> RESERVED_INPUT : AC12 : :
>> : : 8 : GND+ :
>> AC13 : : : : 8
>> : RESERVED_INPUT : AC14 :
>> : : : 7 :
>> RESERVED_INPUT : AC15 : :
>> : : 7 : RESERVED_INPUT :
>> AC16 : : : : 7
>> : RESERVED_INPUT : AC17 :
>> : : : 7 :
>> RESERVED_INPUT : AC18 : :
>> : : 7 : RESERVED_INPUT :
>> AC19 : : : : 7
>> : RESERVED_INPUT : AC20 :
>> : : : 7 :
>> RESERVED_INPUT : AC21 : :
>> : : 7 : RESERVED_INPUT :
>> AC22 : : : : 7
>> : RESERVED_INPUT : AC23 :
>> : : : 6 :
>> NC : AC24 : :
>> : : : RESERVED_INPUT :
>> AC25 : : : : 6
>> : RESERVED_INPUT : AC26 :
>> : : : 6 :
>> VCCIO1 : AD1 : power :
>> : 2.5V : 1 : RESERVED_INPUT :
>> AD2 : : : : 1
>> : RESERVED_INPUT : AD3 :
>> : : : 1 :
>> RESERVED_INPUT : AD4 : :
>> : : 8 : RESERVED_INPUT :
>> AD5 : : : : 8
>> : RESERVED_INPUT : AD6 :
>> : : : 8 :
>> RESERVED_INPUT : AD7 : :
>> : : 8 : RESERVED_INPUT :
>> AD8 : : : : 8
>> : GND : AD9 : gnd
>> : : : :
>> out_port_from_the_seven_seg_pio[0] : AD10 : output :
>> LVTTL : : 8 : Y
>> out_port_from_the_seven_seg_pio[4] : AD11 : output :
>> LVTTL : : 8 : Y
>> out_port_from_the_seven_seg_pio[12] : AD12 : output :
>> LVTTL : : 8 : Y
>> GND+ : AD13 : :
>> : : 8 : GND :
>> AD14 : gnd : : :
>> : RESERVED_INPUT : AD15 :
>> : : : 7 :
>> RESERVED_INPUT : AD16 : :
>> : : 7 : RESERVED_INPUT :
>> AD17 : : : : 7
>> : GND : AD18 : gnd
>> : : : :
>> RESERVED_INPUT : AD19 : :
>> : : 7 : VCCIO7 :
>> AD20 : power : : 3.3V : 7
>> : RESERVED_INPUT : AD21 :
>> : : : 7 :
>> RESERVED_INPUT : AD22 : :
>> : : 7 : RESERVED_INPUT :
>> AD23 : : : : 7
>> : RESERVED_INPUT : AD24 :
>> : : : 6 :
>> RESERVED_INPUT : AD25 : :
>> : : 6 : VCCIO6 :
>> AD26 : power : : 3.3V : 6
>> : GND : AE1 : gnd
>> : : : :
>> RESERVED_INPUT : AE2 : :
>> : : 1 : RESERVED_INPUT :
>> AE3 : : : : 1
>> : RESERVED_INPUT : AE4 :
>> : : : 8 :
>> RESERVED_INPUT : AE5 : :
>> : : 8 : in_port_to_the_button_pio[3] :
>> AE6 : input : LVTTL : : 8 :
>> Y out_port_from_the_led_pio[5] : AE7 : output :
>> LVTTL : : 8 : Y
>> out_port_from_the_led_pio[3] : AE8 : output : LVTTL
>> : : 8 : Y RESERVED_INPUT :
>> AE9 : : : : 8
>> : out_port_from_the_seven_seg_pio[2] : AE10 :
>> output : LVTTL : : 8 : Y
>> out_port_from_the_seven_seg_pio[3] : AE11 : output :
>> LVTTL : : 8 : Y
>> out_port_from_the_seven_seg_pio[11] : AE12 : output :
>> LVTTL : : 8 : Y
>> out_port_from_the_seven_seg_pio[14] : AE13 : output :
>> LVTTL : : 8 : Y
>> GND+ : AE14 : :
>> : : 7 : RESERVED_INPUT :
>> AE15 : : : : 7
>> : RESERVED_INPUT : AE16 :
>> : : : 7 :
>> RESERVED_INPUT : AE17 : :
>> : : 7 : RESERVED_INPUT :
>> AE18 : : : : 7
>> : RESERVED_INPUT : AE19 :
>> : : : 7 :
>> RESERVED_INPUT : AE20 : :
>> : : 7 : RESERVED_INPUT :
>> AE21 : : : : 7
>> : RESERVED_INPUT : AE22 :
>> : : : 7 :
>> RESERVED_INPUT : AE23 : :
>> : : 7 : ~LVDS150p/nCEO~ / GND* :
>> AE24 : output : LVTTL : : 6 :
>> N RESERVED_INPUT : AE25 :
>> : : : 6 :
>> GND : AE26 : gnd :
>> : : : GND :
>> AF2 : gnd : : :
>> : VCCIO8 : AF3 : power
>> : : 3.3V : 8 :
>> RESERVED_INPUT : AF4 : :
>> : : 8 : RESERVED_INPUT :
>> AF5 : : : : 8
>> : RESERVED_INPUT : AF6 :
>> : : : 8 :
>> out_port_from_the_led_pio[6] : AF7 : output : LVTTL
>> : : 8 : Y out_port_from_the_led_pio[4] :
>> AF8 : output : LVTTL : : 8 :
>> Y RESERVED_INPUT : AF9 :
>> : : : 8 :
>> out_port_from_the_seven_seg_pio[1] : AF10 : output :
>> LVTTL : : 8 : Y
>> VCCIO8 : AF11 : power :
>> : 3.3V : 8 : GND :
>> AF12 : gnd : : :
>> : out_port_from_the_seven_seg_pio[13] : AF13 :
>> output : LVTTL : : 8 : Y
>> GND+ : AF14 : :
>> : : 7 : GND :
>> AF15 : gnd : : :
>> : VCCIO7 : AF16 : power
>> : : 3.3V : 7 :
>> RESERVED_INPUT : AF17 : :
>> : : 7 : RESERVED_INPUT :
>> AF18 : : : : 7
>> : RESERVED_INPUT : AF19 :
>> : : : 7 :
>> RESERVED_INPUT : AF20 : :
>> : : 7 : RESERVED_INPUT :
>> AF21 : : : : 7
>> : RESERVED_INPUT : AF22 :
>> : : : 7 :
>> RESERVED_INPUT : AF23 : :
>> : : 7 : VCCIO7 :
>> AF24 : power : : 3.3V : 7
>> : GND : AF25 : gnd
>> : : : :
>> GND : B1 : gnd :
>> : : : address_to_the_ext_ssram[6] :
>> B2 : output : LVTTL : : 2 :
>> Y address_to_the_ext_ssram[7] : B3 : output :
>> LVTTL : : 2 : Y
>> address_to_the_ext_ssram[15] : B4 : output : LVTTL
>> : : 3 : Y address_to_the_ext_ssram[17] :
>> B5 : output : LVTTL : : 3 :
>> Y address_to_the_ext_ssram[18] : B6 : output :
>> LVTTL : : 3 : Y
>> RESERVED_INPUT : B7 : :
>> : : 3 : ext_flash_enet_bus_data[6] :
>> B8 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[12] : B9 : bidir :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[16] : B10 : bidir : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[27] :
>> B11 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[29] : B12 : bidir :
>> LVTTL : : 3 : Y
>> ddr_clkin[0] : B13 : input : LVTTL
>> : : 4 : Y ext_flash_enet_bus_address[4]
>> : B14 : output : LVTTL : : 4 :
>> Y ext_flash_enet_bus_address[11] : B15 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[12] : B16 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[19] : B17 : output :
>> LVTTL : : 4 : Y
>> RESERVED_INPUT : B18 : :
>> : : 4 : RESERVED_INPUT :
>> B19 : : : : 4
>> : RESERVED_INPUT : B20 :
>> : : : 4 :
>> RESERVED_INPUT : B21 : :
>> : : 4 : RESERVED_INPUT :
>> B22 : : : : 4
>> : RESERVED_INPUT : B23 :
>> : : : 4 :
>> RESERVED_INPUT : B24 : :
>> : : 5 : RESERVED_INPUT :
>> B25 : : : : 5
>> : GND : B26 : gnd
>> : : : :
>> VCCIO2 : C1 : power :
>> : 3.3V : 2 : address_to_the_ext_ssram[4] :
>> C2 : output : LVTTL : : 2 :
>> Y address_to_the_ext_ssram[5] : C3 : output :
>> LVTTL : : 2 : Y
>> address_to_the_ext_ssram[20] : C4 : output : LVTTL
>> : : 3 : Y pld_clear_n :
>> C5 : input : LVTTL : : 3 :
>> Y address_to_the_ext_ssram[13] : C6 : output :
>> LVTTL : : 3 : Y
>> chipenable1_n_to_the_ext_ssram : C7 : output :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[1] : C8 : bidir : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[5] :
>> C9 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[14] : C10 : bidir :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[26] : C11 : bidir : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[28] :
>> C12 : bidir : LVTTL : : 3 :
>> Y GND+ : C13 :
>> : : : 3 :
>> GND : C14 : gnd :
>> : : : ext_flash_enet_bus_address[10]
>> : C15 : output : LVTTL : : 4 :
>> Y ext_flash_enet_bus_address[13] : C16 : output :
>> LVTTL : : 4 : Y
>> RESERVED_INPUT : C17 : :
>> : : 4 : GND :
>> C18 : gnd : : :
>> : RESERVED_INPUT : C19 :
>> : : : 4 :
>> VCCIO4 : C20 : power :
>> : 3.3V : 4 : RESERVED_INPUT :
>> C21 : : : : 4
>> : RESERVED_INPUT : C22 :
>> : : : 4 :
>> RESERVED_INPUT : C23 : :
>> : : 4 :
>> byteenablen_to_the_lan91c111[1] : C24 : output :
>> LVTTL : : 5 : Y
>> byteenablen_to_the_lan91c111[0] : C25 : output :
>> LVTTL : : 5 : Y
>> VCCIO5 : C26 : power :
>> : 3.3V : 5 : RESERVED_INPUT :
>> D1 : : : : 2
>> : RESERVED_INPUT : D2 :
>> : : : 2 : ~nCSO~ /
>> GND* : D3 : output : LVTTL
>> : : 2 : N GND :
>> D4 : gnd : : :
>> : outputenable_n_to_the_ext_ssram : D5 : output
>> : LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[30] : D6 : bidir : LVTTL
>> : : 3 : Y ssram_adsp_n :
>> D7 : output : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[0] : D8 : bidir :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[4] : D9 : bidir : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[15] :
>> D10 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_address[2] : D11 : output :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[19] : D12 : bidir : LVTTL
>> : : 3 : Y GND+ :
>> D13 : : : : 3
>> : RESERVED_INPUT : D14 :
>> : : : 4 :
>> ext_flash_enet_bus_address[14] : D15 : output :
>> LVTTL : : 4 : Y
>> iow_n_to_the_lan91c111 : D16 : output : LVTTL
>> : : 4 : Y RESERVED_INPUT :
>> D17 : : : : 4
>> : RESERVED_INPUT : D18 :
>> : : : 4 :
>> RESERVED_INPUT : D19 : :
>> : : 4 : RESERVED_INPUT :
>> D20 : : : : 4
>> : RESERVED_INPUT : D21 :
>> : : : 4 :
>> VCCIO4 : D22 : power :
>> : 3.3V : 4 : RESERVED_INPUT :
>> D23 : : : : 5
>> : GND : D24 : gnd
>> : : : :
>> byteenablen_to_the_lan91c111[3] : D25 : output :
>> LVTTL : : 5 : Y
>> byteenablen_to_the_lan91c111[2] : D26 : output :
>> LVTTL : : 5 : Y
>> data_to_and_from_the_ext_ssram[29] : E1 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[28] : E2 : bidir :
>> LVTTL : : 2 : Y ~ASDO~ /
>> GND* : E3 : output : LVTTL
>> : : 2 : N GNDG_PLL3 :
>> E4 : gnd : : :
>> : sram_clk : E5 : output :
>> LVTTL : : 2 : Y
>> VCCIO3 : E6 : power :
>> : 3.3V : 3 : GND :
>> E7 : gnd : : :
>> : ext_flash_enet_bus_address[3] : E8 : output :
>> LVTTL : : 3 : Y
>> VCCIO3 : E9 : power :
>> : 3.3V : 3 : ext_flash_enet_bus_data[11] :
>> E10 : bidir : LVTTL : : 3 :
>> Y GND : E11 : gnd
>> : : : :
>> ext_flash_enet_bus_data[18] : E12 : bidir : LVTTL
>> : : 3 : Y VCCIO3 :
>> E13 : power : : 3.3V : 3
>> : VCCIO4 : E14 : power
>> : : 3.3V : 4 :
>> ext_flash_enet_bus_address[15] : E15 : output :
>> LVTTL : : 4 : Y
>> GND : E16 : gnd :
>> : : : VCCIO4 :
>> E17 : power : : 3.3V : 4
>> : enet_ads_n : E18 : output :
>> LVTTL : : 4 : Y
>> GND : E19 : gnd :
>> : : : ior_n_to_the_lan91c111 :
>> E20 : output : LVTTL : : 4 :
>> Y GNDG_PLL2 : E21 : gnd
>> : : : :
>> RESERVED_INPUT : E22 : :
>> : : 5 : RESERVED_INPUT :
>> E23 : : : : 5
>> : RESERVED_INPUT : E24 :
>> : : : 5 :
>> RESERVED_INPUT : E25 : :
>> : : 5 : enet_aen :
>> E26 : output : LVTTL : : 5 :
>> Y data_to_and_from_the_ext_ssram[21] : F1 :
>> bidir : LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[20] : F2 : bidir :
>> LVTTL : : 2 : Y
>> RESERVED_INPUT : F3 : :
>> : : 2 : RESERVED_INPUT :
>> F4 : : : : 2
>> : VCCIO2 : F5 : power
>> : : 3.3V : 2 :
>> RESERVED_INPUT : F6 : :
>> : : 2 : address_to_the_ext_ssram[9] :
>> F7 : output : LVTTL : : 2 :
>> Y GNDA_PLL3 : F8 : gnd
>> : : : :
>> ext_flash_enet_bus_address[0] : F9 : output :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[2] : F10 : bidir : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[10] :
>> F11 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[22] : F12 : bidir :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_address[8] : F13 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[6] : F14 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[21] : F15 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[22] : F16 : output :
>> LVTTL : : 4 : Y
>> read_n_to_the_ext_flash : F17 : output : LVTTL
>> : : 4 : Y RESERVED_INPUT :
>> F18 : : : : 4
>> : GNDA_PLL2 : F19 : gnd
>> : : : :
>> RESERVED_INPUT : F20 : :
>> : : 5 : RESERVED_INPUT :
>> F21 : : : : 5
>> : VCCIO5 : F22 : power
>> : : 3.3V : 5 :
>> RESERVED_INPUT : F23 : :
>> : : 5 : RESERVED_INPUT :
>> F24 : : : : 5
>> : RESERVED_INPUT : F25 :
>> : : : 5 :
>> RESERVED_INPUT : F26 : :
>> : : 5 :
>> data_to_and_from_the_ext_ssram[18] : G1 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[19] : G2 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[25] : G3 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[24] : G4 : bidir :
>> LVTTL : : 2 : Y
>> address_to_the_ext_ssram[2] : G5 : output : LVTTL
>> : : 2 : Y address_to_the_ext_ssram[3] :
>> G6 : output : LVTTL : : 2 :
>> Y GNDD_PLL3 : G7 : gnd
>> : : : :
>> VCCA_PLL3 : G8 : power :
>> : 1.2V : : adsc_n_to_the_ext_ssram :
>> G9 : output : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[3] : G10 : bidir :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[31] : G11 : bidir : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[23] :
>> G12 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_address[9] : G13 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[7] : G14 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[20] : G15 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[23] : G16 : output :
>> LVTTL : : 4 : Y
>> write_n_to_the_ext_flash : G17 : output : LVTTL
>> : : 4 : Y RESERVED_INPUT :
>> G18 : : : : 4
>> : VCCA_PLL2 : G19 : power
>> : : 1.2V : :
>> GNDD_PLL2 : G20 : gnd :
>> : : : RESERVED_INPUT :
>> G21 : : : : 5
>> : RESERVED_INPUT : G22 :
>> : : : 5 :
>> RESERVED_INPUT : G23 : :
>> : : 5 : RESERVED_INPUT :
>> G24 : : : : 5
>> : RESERVED_INPUT : G25 :
>> : : : 5 :
>> RESERVED_INPUT : G26 : :
>> : : 5 :
>> data_to_and_from_the_ext_ssram[13] : H1 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[12] : H2 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[16] : H3 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[17] : H4 : bidir :
>> LVTTL : : 2 : Y
>> GND : H5 : gnd :
>> : : : RESERVED_INPUT :
>> H6 : : : : 2
>> : VCCD_PLL3 : H7 : power
>> : : 1.2V : :
>> ext_flash_enet_bus_address[1] : H8 : output :
>> LVTTL : : 3 : Y
>> VCCIO3 : H9 : power :
>> : 3.3V : 3 : ssram_adv_n :
>> H10 : output : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[8] : H11 : bidir :
>> LVTTL : : 3 : Y
>> ext_flash_enet_bus_data[9] : H12 : bidir : LVTTL
>> : : 3 : Y GND :
>> H13 : gnd : : :
>> : GND : H14 : gnd
>> : : : :
>> ext_flash_enet_bus_address[16] : H15 : output :
>> LVTTL : : 4 : Y
>> ext_flash_enet_bus_address[17] : H16 : output :
>> LVTTL : : 4 : Y
>> select_n_to_the_ext_flash : H17 : output : LVTTL
>> : : 4 : Y VCCIO4 :
>> H18 : power : : 3.3V : 4
>> : RESERVED_INPUT : H19 :
>> : : : 5 :
>> VCCD_PLL2 : H20 : power :
>> : 1.2V : : RESERVED_INPUT :
>> H21 : : : : 5
>> : GND : H22 : gnd
>> : : : :
>> RESERVED_INPUT : H23 : :
>> : : 5 : RESERVED_INPUT :
>> H24 : : : : 5
>> : RESERVED_INPUT : H25 :
>> : : : 5 :
>> RESERVED_INPUT : H26 : :
>> : : 5 :
>> data_to_and_from_the_ext_ssram[11] : J1 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[10] : J2 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[14] : J3 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[15] : J4 : bidir :
>> LVTTL : : 2 : Y
>> address_to_the_ext_ssram[11] : J5 : output : LVTTL
>> : : 2 : Y RESERVED_INPUT :
>> J6 : : : : 2
>> : data_to_and_from_the_ext_ssram[31] : J7 :
>> bidir : LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[30] : J8 : bidir :
>> LVTTL : : 2 : Y
>> bwe_n_to_the_ext_ssram : J9 : output : LVTTL
>> : : 3 : Y ext_flash_enet_bus_data[24] :
>> J10 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[25] : J11 : bidir :
>> LVTTL : : 3 : Y
>> VCCIO3 : J12 : power :
>> : 3.3V : 3 : ext_flash_enet_bus_data[20] :
>> J13 : bidir : LVTTL : : 3 :
>> Y ext_flash_enet_bus_data[21] : J14 : bidir :
>> LVTTL : : 3 : Y
>> VCCIO4 : J15 : power :
>> : 3.3V : 4 : RESERVED_INPUT :
>> J16 : : : : 4
>> : RESERVED_INPUT : J17 :
>> : : : 4 :
>> RESERVED_INPUT : J18 : :
>> : : 4 : VCCIO5 :
>> J19 : power : : 3.3V : 5
>> : RESERVED_INPUT : J20 :
>> : : : 5 :
>> RESERVED_INPUT : J21 : :
>> : : 5 : txd_from_the_uart1 :
>> J22 : output : LVTTL : : 5 :
>> Y RESERVED_INPUT : J23 :
>> : : : 5 :
>> RESERVED_INPUT : J24 : :
>> : : 5 : RESERVED_INPUT :
>> J25 : : : : 5
>> : RESERVED_INPUT : J26 :
>> : : : 5 :
>> data_to_and_from_the_ext_ssram[6] : K1 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[7] : K2 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[9] : K3 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[8] : K4 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[27] : K5 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[26] : K6 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[23] : K7 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[22] : K8 : bidir :
>> LVTTL : : 2 : Y
>> RESERVED_INPUT : K9 : :
>> : : 3 : VCCINT :
>> K10 : power : : 1.2V :
>> : VCCINT : K11 : power
>> : : 1.2V : :
>> VCCINT : K12 : power :
>> : 1.2V : : VCCINT :
>> K13 : power : : 1.2V :
>> : VCCINT : K14 : power
>> : : 1.2V : :
>> VCCINT : K15 : power :
>> : 1.2V : : RESERVED_INPUT :
>> K16 : : : : 4
>> : RESERVED_INPUT : K17 :
>> : : : 4 :
>> RESERVED_INPUT : K18 : :
>> : : 5 : RESERVED_INPUT :
>> K19 : : : : 5
>> : GND : K20 : gnd
>> : : : :
>> RESERVED_INPUT : K21 : :
>> : : 5 : RESERVED_INPUT :
>> K22 : : : : 5
>> : RESERVED_INPUT : K23 :
>> : : : 5 :
>> RESERVED_INPUT : K24 : :
>> : : 5 : RESERVED_INPUT :
>> K25 : : : : 5
>> : RESERVED_INPUT : K26 :
>> : : : 5 :
>> VCCIO2 : L1 : power :
>> : 3.3V : 2 :
>> data_to_and_from_the_ext_ssram[0] : L2 : bidir :
>> LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[1] : L3 : bidir :
>> LVTTL : : 2 : Y
>> address_to_the_ext_ssram[12] : L4 : output : LVTTL
>> : : 2 : Y GND :
>> L5 : gnd : : :
>> : data_to_and_from_the_ext_ssram[3] : L6 :
>> bidir : LVTTL : : 2 : Y
>> data_to_and_from_the_ext_ssram[2] : L7 : bidir :
>> LVTTL : : 2 : Y
>> altera_reserved_tms : L8 : input : LVTTL
>> : : 2 : N address_to_the_ext_ssram[8] :
>> L9 : output : LVTTL : : 2 :
>> Y address_to_the_ext_ssram[10] : L10 : output :
>> LVTTL : : 2 : Y
>> VCCINT : L11 : power :
>> : 1.2V : : GND :
>> L12 : gnd : : :
>> : GND : L13 : gnd
>> : : : :
>> GND : L14 : gnd :
>> : : : GND :
>> L15 : gnd : : :
>> : VCCINT : L16 : power
>> : : 1.2V : :
>> VCCINT : L17 : power :
>> : 1.2V : : VCCINT :
>> L18 : power : : 1.2V :
>> : RESERVED_INPUT : L19 :
>> : : : 5 :
>> RESERVED_INPUT : L20 : :
>> : : 5 : RESERVED_INPUT :
>> L21 : : : : 5
>> : GND : L22 : gnd
>> : : : :
>> RESERVED_INPUT : L23 : :
>> : : 5 : RESERVED_INPUT :
>> L24 : : : : 5
>> : RESERVED_INPUT : L25 :
>> : : : 5 :
>> VCCIO5 : L26 : power :
>> : 3.3V : 5 : GND :
>> M1 : gnd : : :
>> : bw_n_to_the_ext_ssram[1] : M2 : output :
>> LVTTL : : 2 : Y
>> bw_n_to_the_ext_ssram[0] : M3 : output : LVTTL
>> : : 2 : Y bw_n_to_the_ext_ssram[2] :
>> M4 : output : LVTTL : : 2 :
>> Y bw_n_to_the_ext_ssram[3] : M5 : output :
>> LVTTL : : 2 : Y
>> altera_reserved_tck : M6 : input : LVTTL
>> : : 2 : N altera_reserved_tdo :
>> M7 : output : LVTTL : : 2 :
>> N altera_reserved_tdi : M8 : input :
>> LVTTL : : 2 : N
>> VCCIO2 : M9 : power :
>> : 3.3V : 2 : VCCINT :
>> M10 : power : : 1.2V :
>> : VCCINT : M11 : power
>> : : 1.2V : :
>> GND : M12 : gnd :
>> : : : GND :
>> M13 : gnd : : :
>> : GND : M14 : gnd
>> : : : :
>> GND : M15 : gnd :
>> : : : VCCINT :
>> M16 : power : : 1.2V :
>> : VCCINT : M17 : power
>> : : 1.2V : :
>> VCCIO5 : M18 : power :
>> : 3.3V : 5 : RESERVED_INPUT :
>> M19 : : : : 5
>> : RESERVED_INPUT : M20 :
>> : : : 5 :
>> RESERVED_INPUT : M21 : :
>> : : 5 : RESERVED_INPUT :
>> M22 : : : : 5
>> : RESERVED_INPUT : M23 :
>> : : : 5 :
>> RESERVED_INPUT : M24 : :
>> : : 5 : RESERVED_INPUT :
>> M25 : : : : 5
>> : GND : M26 : gnd
>> : : : :
>> GND+ : N1 : :
>> : : 2 : sram_clkin :
>> N2 : input : LVTTL : : 2 :
>> Y DATA0 : N3 : input
>> : : : 2 :
>> nCE : N4 : :
>> : : 2 : VCCIO2 :
>> N5 : power : : 3.3V : 2
>> : DCLK : N6 :
>> : : : 2 :
>> nCONFIG : N7 : :
>> : : 2 : GND :
>> N8 : gnd : : :
>> : data_to_and_from_the_ext_ssram[4] : N9 :
>> bidir : LVTTL : : 2 : Y
>> VCCINT : N10 : power :
>> : 1.2V : : GND :
>> N11 : gnd : : :
>> : GND : N12 : gnd
>> : : : :
>> GND : N13 : gnd :
>> : : : GND :
>> N14 : gnd : : :
>> : GND : N15 : gnd
>> : : : :
>> GND : N16 : gnd :
>> : : : VCCINT :
>> N17 : power : : 1.2V :
>> : RESERVED_INPUT : N18 :
>> : : : 5 :
>> GND : N19 : gnd :
>> : : : RESERVED_INPUT :
>> N20 : : : : 5
>> : NC : N21 :
>> : : : :
>> VCCIO5 : N22 : power :
>> : 3.3V : 5 : RESERVED_INPUT :
>> N23 : : : : 5
>> : RESERVED_INPUT : N24 :
>> : : : 5 :
>> GND+ : N25 : :
>> : : 5 : GND+ :
>> N26 : : : : 5
>> : GND+ : P1 :
>> : : : 1 :
>> GND+ : P2 : :
>> : : 1 : ddr_dqs[0] :
>> P3 : bidir : SSTL-2 Class I : : 1 :
>> Y ddr_a[6] : P4 : output :
>> SSTL-2 Class I : : 1 : Y
>> VCCIO1 : P5 : power :
>> : 2.5V : 1 : ddr_dq[4] :
>> P6 : bidir : SSTL-2 Class I : : 1 :
>> Y ddr_dq[3] : P7 : bidir :
>> SSTL-2 Class I : : 1 : Y
>> GND : P8 : gnd :
>> : : :
>> data_to_and_from_the_ext_ssram[5] : P9 : bidir :
>> LVTTL : : 2 : Y
>> VCCINT : P10 : power :
>> : 1.2V : : GND :
>> P11 : gnd : : :
>> : GND : P12 : gnd
>> : : : :
>> GND : P13 : gnd :
>> : : : GND :
>> P14 : gnd : : :
>> : GND : P15 : gnd
>> : : : :
>> GND : P16 : gnd :
>> : : : RESERVED_INPUT :
>> P17 : : : : 6
>> : RESERVED_INPUT : P18 :
>> : : : 5 :
>> GND : P19 : gnd :
>> : : : MSEL0 :
>> P20 : : : : 6
>> : MSEL1 : P21 :
>> : : : 6 :
>> VCCIO6 : P22 : power :
>> : 3.3V : 6 : RESERVED_INPUT :
>> P23 : : : : 6
>> : RESERVED_INPUT : P24 :
>> : : : 6 :
>> GND+ : P25 : :
>> : : 6 : GND+ :
>> P26 : : : : 6
>> : GND : R1 : gnd
>> : : : :
>> ddr_dq[0] : R2 : bidir : SSTL-2 Class I
>> : : 1 : Y ddr_dq[1] :
>> R3 : bidir : SSTL-2 Class I : : 1 :
>> Y ddr_dq[2] : R4 : bidir :
>> SSTL-2 Class I : : 1 : Y
>> ddr_a[4] : R5 : output : SSTL-2 Class I
>> : : 1 : Y ddr_dq[7] :
>> R6 : bidir : SSTL-2 Class I : : 1 :
>> Y ddr_cke[0] : R7 : output :
>> SSTL-2 Class I : : 1 : Y
>> ddr_a[2] : R8 : output : SSTL-2 Class I
>> : : 1 : Y VCCIO1 :
>> R9 : power : : 2.5V : 1
>> : VCCINT : R10 : power
>> : : 1.2V : :
>> VCCINT : R11 : power :
>> : 1.2V : : GND :
>> R12 : gnd : : :
>> : GND : R13 : gnd
>> : : : :
>> GND : R14 : gnd :
>> : : : GND :
>> R15 : gnd : : :
>> : VCCINT : R16 : power
>> : : 1.2V : :
>> RESERVED_INPUT : R17 : :
>> : : 6 : VCCIO6 :
>> R18 : power : : 3.3V : 6
>> : LCD_data_to_and_from_The_lcd_display[0] : R19
>> : bidir : LVTTL : : 6 : Y
>> RESERVED_INPUT : R20 : :
>> : : 6 : GND :
>> R21 : gnd : : :
>> : nSTATUS : R22 :
>> : : : 6 :
>> CONF_DONE : R23 : :
>> : : 6 : RESERVED_INPUT :
>> R24 : : : : 6
>> : RESERVED_INPUT : R25 :
>> : : : 6 :
>> GND : R26 : gnd :
>> : : : VCCIO1 :
>> T1 : power : : 2.5V : 1
>> : ddr_dq[5] : T2 : bidir :
>> SSTL-2 Class I : : 1 : Y
>> ddr_dq[6] : T3 : bidir : SSTL-2 Class I
>> : : 1 : Y VREFB1N0 :
>> T4 : : : 1.25V : 1
>> : GND : T5 : gnd
>> : : : :
>> ddr_a[0] : T6 : output : SSTL-2 Class I
>> : : 1 : Y RESERVED_INPUT :
>> T7 : : : : 1
>> : ddr_a[9] : T8 : output :
>> SSTL-2 Class I : : 1 : Y
>> ddr_a[8] : T9 : output : SSTL-2 Class I
>> : : 1 : Y ddr_a[11] :
>> T10 : output : SSTL-2 Class I : : 1 :
>> Y VCCINT : T11 : power
>> : : 1.2V : :
>> GND : T12 : gnd :
>> : : : GND :
>> T13 : gnd : : :
>> : GND : T14 : gnd
>> : : : :
>> GND : T15 : gnd :
>> : : : VCCINT :
>> T16 : power : : 1.2V :
>> : LCD_RW_from_the_lcd_display : T17 : output :
>> LVTTL : : 6 : Y
>> LCD_RS_from_the_lcd_display : T18 : output : LVTTL
>> : : 6 : Y
>> LCD_data_to_and_from_The_lcd_display[1] : T19 : bidir :
>> LVTTL : : 6 : Y
>> RESERVED_INPUT : T20 : :
>> : : 6 : RESERVED_INPUT :
>> T21 : : : : 6
>> : RESERVED_INPUT : T22 :
>> : : : 6 :
>> RESERVED_INPUT : T23 : :
>> : : 6 : RESERVED_INPUT :
>> T24 : : : : 6
>> : RESERVED_INPUT : T25 :
>> : : : 6 :
>> VCCIO6 : T26 : power :
>> : 3.3V : 6 : ddr_cas_n[0] :
>> U1 : output : SSTL-2 Class I : : 1 :
>> Y ddr_dm[0] : U2 : output :
>> SSTL-2 Class I : : 1 : Y
>> ddr_a[12] : U3 : output : SSTL-2 Class I
>> : : 1 : Y ddr_we_n[0] :
>> U4 : output : SSTL-2 Class I : : 1 :
>> Y ddr_dq[12] : U5 : bidir :
>> SSTL-2 Class I : : 1 : Y
>> ddr_dq[10] : U6 : bidir : SSTL-2 Class I
>> : : 1 : Y ddr_dq[11] :
>> U7 : bidir : SSTL-2 Class I : : 1 :
>> Y GND : U8 : gnd
>> : : : :
>> ddr_ba[0] : U9 : output : SSTL-2 Class I
>> : : 1 : Y ddr_a[5] :
>> U10 : output : SSTL-2 Class I : : 1 :
>> Y VCCINT : U11 : power
>> : : 1.2V : :
>> out_port_from_the_seven_seg_pio[15] : U12 : output :
>> LVTTL : : 8 : Y
>> VCCINT : U13 : power :
>> : 1.2V : : VCCINT :
>> U14 : power : : 1.2V :
>> : VCCINT : U15 : power
>> : : 1.2V : :
>> VCCINT : U16 : power :
>> : 1.2V : : RESERVED_INPUT :
>> U17 : : : : 7
>> : RESERVED_INPUT : U18 :
>> : : : 7 :
>> GND : U19 : gnd :
>> : : :
>> LCD_data_to_and_from_The_lcd_display[2] : U20 : bidir :
>> LVTTL : : 6 : Y
>> LCD_data_to_and_from_The_lcd_display[3] : U21 : bidir :
>> LVTTL : : 6 : Y
>> RESERVED_INPUT : U22 : :
>> : : 6 : RESERVED_INPUT :
>> U23 : : : : 6
>> : RESERVED_INPUT : U24 :
>> : : : 6 :
>> RESERVED_INPUT : U25 : :
>> : : 6 : LCD_E_from_the_lcd_display :
>> U26 : output : LVTTL : : 6 :
>> Y ddr_a[7] : V1 : output :
>> SSTL-2 Class I : : 1 : Y
>> ddr_a[1] : V2 : output : SSTL-2 Class I
>> : : 1 : Y RESERVED_INPUT :
>> V3 : : : : 1
>> : ddr_ras_n[0] : V4 : output :
>> SSTL-2 Class I : : 1 : Y
>> ddr_dq[14] : V5 : bidir : SSTL-2 Class I
>> : : 1 : Y ddr_dq[15] :
>> V6 : bidir : SSTL-2 Class I : : 1 :
>> Y RESERVED_INPUT : V7 :
>> : : : 1 :
>> VCCIO1 : V8 : power :
>> : 2.5V : 1 : RESERVED_INPUT :
>> V9 : : : : 8
>> : RESERVED_INPUT : V10 :
>> : : : 8 :
>> out_port_from_the_seven_seg_pio[8] : V11 : output :
>> LVTTL : : 8 : Y
>> VCCIO8 : V12 : power :
>> : 3.3V : 8 :
>> out_port_from_the_seven_seg_pio[5] : V13 : output :
>> LVTTL : : 8 : Y
>> out_port_from_the_seven_seg_pio[6] : V14 : output :
>> LVTTL : : 8 : Y
>> VCCIO7 : V15 : power :
>> : 3.3V : 7 : VCCINT :
>> V16 : power : : 1.2V :
>> : RESERVED_INPUT : V17 :
>> : : : 7 :
>> RESERVED_INPUT : V18 : :
>> : : 7 : VCCIO6 :
>> V19 : power : : 3.3V : 6
>> : RESERVED_INPUT : V20 :
>> : : : 6 :
>> RESERVED_INPUT : V21 : :
>> : : 6 : RESERVED_INPUT :
>> V22 : : : : 6
>> : LCD_data_to_and_from_The_lcd_display[7] : V23
>> : bidir : LVTTL : : 6 : Y
>> LCD_data_to_and_from_The_lcd_display[6] : V24 : bidir :
>> LVTTL : : 6 : Y
>> LCD_data_to_and_from_The_lcd_display[5] : V25 : bidir :
>> LVTTL : : 6 : Y
>> LCD_data_to_and_from_The_lcd_display[4] : V26 : bidir :
>> LVTTL : : 6 : Y
>> ddr_dq[9] : W1 : bidir : SSTL-2 Class I
>> : : 1 : Y ddr_dq[8] :
>> W2 : bidir : SSTL-2 Class I : : 1 :
>> Y ddr_a[3] : W3 : output :
>> SSTL-2 Class I : : 1 : Y
>> ddr_dqs[1] : W4 : bidir : SSTL-2 Class I
>> : : 1 : Y GND :
>> W5 : gnd : : :
>> : VREFB1N1 : W6 :
>> : : 1.25V : 1 :
>> GNDD_PLL1 : W7 : gnd :
>> : : : RESERVED_INPUT :
>> W8 : : : : 8
>> : VCCIO8 : W9 : power
>> : : 3.3V : 8 :
>> RESERVED_INPUT : W10 : :
>> : : 8 : out_port_from_the_led_pio[1] :
>> W11 : output : LVTTL : : 8 :
>> Y out_port_from_the_led_pio[2] : W12 : output :
>> LVTTL : : 8 : Y
>> GND : W13 : gnd :
>> : : : GND :
>> W14 : gnd : : :
>> : RESERVED_INPUT : W15 :
>> : : : 7 :
>> RESERVED_INPUT : W16 : :
>> : : 7 : RESERVED_INPUT :
>> W17 : : : : 7
>> : VCCIO7 : W18 : power
>> : : 3.3V : 7 :
>> RESERVED_INPUT : W19 : :
>> : : 7 : GNDD_PLL4 :
>> W20 : gnd : : :
>> : RESERVED_INPUT : W21 :
>> : : : 6 :
>> GND : W22 : gnd :
>> : : : RESERVED_INPUT :
>> W23 : : : : 6
>> : RESERVED_INPUT : W24 :
>> : : : 6 :
>> RESERVED_INPUT : W25 : :
>> : : 6 : RESERVED_INPUT :
>> W26 : : : : 6
>> : ddr_dq[13] : Y1 : bidir :
>> SSTL-2 Class I : : 1 : Y
>> NC : Y2 : :
>> : : : ddr_cs_n[0] :
>> Y3 : output : SSTL-2 Class I : : 1 :
>> Y ddr_ba[1] : Y4 : output :
>> SSTL-2 Class I : : 1 : Y
>> RESERVED_INPUT : Y5 : :
>> : : 1 : GNDG_PLL1 :
>> Y6 : gnd : : :
>> : VCCD_PLL1 : Y7 : power
>> : : 1.2V : :
>> GNDA_PLL1 : Y8 : gnd :
>> : : : GND :
>> Y9 : gnd : : :
>> : RESERVED_INPUT : Y10 :
>> : : : 8 :
>> in_port_to_the_button_pio[0] : Y11 : input : LVTTL
>> : : 8 : Y
>> out_port_from_the_seven_seg_pio[9] : Y12 : output :
>> LVTTL : : 8 : Y
>> RESERVED_INPUT : Y13 : :
>> : : 7 : RESERVED_INPUT :
>> Y14 : : : : 7
>> : RESERVED_INPUT : Y15 :
>> : : : 7 :
>> RESERVED_INPUT : Y16 : :
>> : : 7 : GND :
>> Y17 : gnd : : :
>> : RESERVED_INPUT : Y18 :
>> : : : 7 :
>> GNDA_PLL4 : Y19 : gnd :
>> : : : VCCD_PLL4 :
>> Y20 : power : : 1.2V :
>> : RESERVED_INPUT : Y21 :
>> : : : 6 :
>> RESERVED_INPUT : Y22 : :
>> : : 6 : RESERVED_INPUT :
>> Y23 : : : : 6
>> : RESERVED_INPUT : Y24 :
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